[转载]Verilog语言设计增长延时的正确方法

摘自：http://cuckoo2007.blog.sohu.com/162223445.htmlhtml  在设计仿真激励文件时，为了知足和外部芯片接口的时序要求，常常会用到延时赋值语句，因为不一样的延时赋值语句在仿真过程当中行为不一样，会产生不一样的激励输 出，若是不认真区分不一样表达式引发的差别，就可能产生错误的激励，没法保证仿真结果的正确，本文就是区分各类延时赋值语句的差别，并给出比较结果

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