Verilog代码优化之case语句

Verilog代码优化之case语句编程        题记：那天作完13路脉冲计数并写入dual RAM模块的设计后组长看了个人资源占用，吃惊的说怎么占用资源这么少啊，觉得我偷工减料了。呵呵，其实这个也是一直困扰初学者的一个课题，可综合的verilog是一个，最优化的代码也是一个，因此就想说说这方面的问题，算是本身攒的一点经验分享吧，可能会有所欠缺或者说的不太对，还望EDN的各路高手指点。那就先

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