Verilog中if..else和case语句分析

本文主要讨论一下Verilog中if...else...与case..语句的比较。 先看几个图： if...else.. case语句实现与上述一样的功能 发现RTL视图差别很大，而且从RTL视图也能看出if..else...有明显的优先级，case语句是并行的。但是我们再看看technology map： 两种表达方式的technology map的结果一样，说明映射到FPGA板子上的硬件电路一

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