Verilog中异步复位，同步释放

Verilog中设计复位电路时存在亚稳态的问题，不管是同步复位还是异步复位都存在亚稳态的问题，下面举一个同步复位导致亚稳态的例子： 第二条是复位信号，但是在复位电平时没有时钟上升沿，导致这个地方没有正常复位。同样异步复位也存在亚稳态问题，当时钟的上升沿正好落在复位信号的建立时间而不是稳定时间是就会导致亚稳态问题，下面介绍一种异步复位，同步释放的方法。

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