数字 08 vivado的时序约束UI界面操作
实例1 ADC input_delay 现有一块ADC连接到FPGA上，需要在FPGA上实现高速数据的读取，那么第一步自然就是完成可靠的硬件连线，其中需要注意的是： 1. 注意信号的完整性，尽可能的避免边沿退化；这两区分两个概念： i. 高速信号，指的是信号翻转，由高电平到低电平或者反之所耗得时间非常小；可能一个1MHz的TTL信号或者LVDS信号，只要边沿足够陡，那也算是高速信号
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