verilog-ise中BUFG和IBUFG的使用

  BUFG,IBUFG 的使用      目前，大型设计通常推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了知足同步时序设计的要求，通常在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源通常使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的全部可配置单元(C

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