DCM+BUFG的使用

看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时间管理单元。 DCM概述 DCM内部是DLL(Delay Lock Loop结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移）,可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线（实际上,由于对不同频率的时钟都可以从

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