自动生成verilog模块的testbench（VSCode与Vivado结合，VSCode生成testbench插件）

时间 2020-07-17

标签自动生成 verilog 模块 testbench vscode vivado 结合插件繁體版

原文原文链接

自从Xilinx官方从ISE升级为Xilinx后，没法再用软件自动生成testbench文件了，给FPGA工程师带来很多麻烦。javascript 不过Xilinx官方提供了tcl商店以丰富Xilinx软件功能，其中就有生成testbench的tcl脚本提供下载。可是使用起来仍是比较麻烦，必须让那个模块成为顶层并进入Elaborate, Synthesize或者impl

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