Quartus使用Testbench方法（自动生成模板后的操作）

时间 2021-01-04

标签 FPGA/Verilog fpga verilog 繁體版

原文原文链接

Quartus ii版本是13.01，原工程文件名为ex，Quartus要求最顶层.v文件名要与工程名相同，因此顶层.v文件名为ex.v ==== Step1 ==== Processing -> Start -> Start Testbench Template Writer生成针对工程的Testbench模板文件。使用File -> Open打开在工程的simulation目录下的Testb

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