单精度浮点乘累加运算的FPGA流水线逻辑实现分析

时间 2021-01-13

标签 Verilog fpga 浮点乘累加 verilog 繁體版

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在利用FPGA进行卷积运算时会大量用到乘累加单元，如果用定点的方式则逻辑实现相对简单，原因是定点的加法运算是利用组合逻辑电路来实现的没有时钟延迟，这就使得加法器的输出在下一个时钟采样沿到来时立即反馈到输入端，从而可以连续的相加并最终得到累加结果。这是定点实现的优势，但是对于精度要求较高的场合，定点的方式显然不能满足要求，所以采用浮点的方式是必须的。而我们知道浮点的乘法逻辑和加法逻辑输

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