FPGA之流水线算法
PC 世界永恒不变的信条就是提高性能，其中一个方法就是提高系统的时钟频率。 在另外一篇 blog 静态时序分析 STA 中已经总结过了，限制系统最大工作频率的因素有很多，设计者能够控制的是 DFF 之间的组合逻辑的时延 Tcomb，降低最大时延路径（关键路径，critical path）的时延 Tcomb，就可以提高系统的工作频率。 如何降低呢？方法就是流水线（pipeline）。 Pipelin
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