基于system generator的整除除法设计

除法在嵌入式系统中实现较为困难，在整除除法中，N和D的以及输出Q和R的关系满足：    这个课题要求设计一个高速的FPGA整数触发器， 1.有三个输入信号N,D,START 2.信号N和D为无符号整数，N和D的位宽为W，W是一个参数，从对应的simulink文件中看到，可以设置为8,10,20,32等。 3.信号start为布尔型参数，1的时候，开始计算，在计算完成之前，start不会再次产生高电

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