基于FPGA快速除法器的设计

除法器的简单介绍 本除法器是基于除数100，200，1000，10000这四种情况，被除数是32bit的数据 模块结构 算法流程 算法的公式如下图所示： B（商），A（被除数），C（余数），G（除数） 其中n取值由除数决定 基本原理 当除数输入进该模块后，需要判断数据的除数是上述四种情况中的哪一种，然后转换成对于的使能信号 dividor 对应的2进制的数 100 14‘b0000_0000_01

>>阅读原文<<