verilog synthesis
各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不一样的综合方式。express 语法为：工具 /* synthesis, <any_company_specific_attribute = value_or_optional_value */编码 下面就是A
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