Cadence网表算法

推丸菌在公司听取小弟汇报时，那厮说网表有问题，OrCAD原理图导出，Allegro PCB导入，结果有个节点连不上，但是在原理图上是同样的网络名。有妖气啊！ 看了他的原理图，我觉得很生气——太不规范了，难怪会出现错误。但是为了多种兼容，也不得不做各种妥协~想到这里我也不生气了。原版原理图就不贴出来了，推丸菌在这里模拟一下。哦，对了，以下所有案例均基于Cadence 17.2版本。 那么猫腻出来了，

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