cadence allegro原理图DRC，生成网表与导入PCB

前言   allegro的原理图设计和PCB设计用的是两款软件。而连接两款软件的桥梁是一种叫网表（netlist）的东西。网表记录了原理图中所以的元器件，元器件封装以及网络连接。 原理图规则检查（DRC）   在生成网表之前肯定需要一个完全正确无误的原理图，因此先对原理图进行规则检查。   回到原理图根目录界面，选中原理图文件   点击Tools ->Design rule check，弹出以下窗

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