高速FPGA时序约束设计分析（1）

FPGA时序约束分析：时序路径分类 FPGA的时序路径对时序系统的稳定性有着很重要的作用，不同的时序路径对时钟和逻辑电路有着不一样的要求，时序路径确定后系统的最小时钟周期即可确定。确定的时序路径对系统时钟周期和系统的鲁棒性有着很大的影响。FPGA系统中时序路径一般分为6类： （1）Clock-to-Setup路径 （2）Clock-to-Pad路径 （3）Clock Input路径 （4）Pad-

>>阅读原文<<