Verilog实现加法器

1）半加器 实现两个一位的二进制数相加的逻辑电路称为半加器。半加器是不带进位输入的，只需要输入两个一位的加数a,b，输出和sum，有进位输出cout，其真值表如下： 得出逻辑关系式： sum = a^b; // ^表示a和b的异或，当输入a和b相同（即a,b同时取0或者同时取1）时，sum=0，当a,b取值不同（a=0,b=1或a=1,b=0）时,sum= 1 cout = a&b；//a，b同时

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