verilog描述表决器的两种方式简易分析

命题：设计一个三变量表决器。真值表以下：html 能够写出并简化得出公式：F=AB+BC+AC。算法 如下是两种算法：post 第一种：仅从算法方面描述为：A、B、C的和大于1则输出结果为1，不然为0；源码以下：测试 module vote_c(a,b,c,result); input a,b,c; output result; reg result; always @(a or

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