System Generator系列之时序分析

前言 在很多时候，进行FPGA的设计都是需要注意时序的问题，因为时序一旦不正确将导致最终的结果与预期的不同，因此今天将分享一下在System Generaotr中是如何分析时序，并且在设计中找到违反时序的根源。 开始 这次直接准备好了一个设计文件，打开如下所示，可以直接回复文末的关键字获取， 双击System Generator，将Compilation菜单下的Compilation改为HDL N

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