FPGA笔试3

答： 答： 答：可以看到第一个代码里面state和out都是时序逻辑，而第二份代码，out是组合逻辑，组合逻辑有可能产生竞争与冒险，即输出产生毛刺，时序逻辑则不会，另外，组合逻辑里面，当检测到state==0时，会立刻输出out，然而时序逻辑要等到下一个时钟才能输出out，即组合逻辑要比时序逻辑早一拍输出。 答：从题目中的图中可以看出，输入输出的结果如下表 现在题目要求数据吞吐量提高四倍，所以解决

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