FPGA笔试题2

将下列代码画出对应的电路图 1， 答：这是个时序逻辑电路，所以含有D触发器，看到if else结构，想到选择器，b==10,是比较器，所以电路如下： 2， 答：这是组合逻辑电路，没有D触发器 3， 答：这是时序逻辑电路，因此有D触发器，输出q是a，看到if else结构，想到选择器，a==10,是比较器，a+1是加法器，所以结果是 4， 答：

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