Vivado防止信号被综合掉的三种方法
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 今天给大侠带来了Xilinx Vivado设计中防止信号被综合掉的三种方法，话不多说，上货。 1、 信号前面将keep hierarchy选择YES ，或者选择soft（在综合时保持层次），这样有利于你从模块中找到你想抓取的信号
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