【FPGA_003】vivado 综合后查看原理图，多个模块被综合掉

问题：vivado 综合后查看原理图，多个模块被综合掉 首先明确一个观点，你的模块被综合掉，一定确定以及肯定是你的设计出了问题，比如，例化，连线，输入输出等信号定义 不要去寻找防止综合的办法，没有用。 不被强制综合，会更难发现你的设计哪里出了问题 原因就是： 顶层例化，连线忘记定义 废了我好长时去找原因，刚开始我只查找连线连上了没，但是没有看连线是否定义，orz~ 写代码要逐渐形成流程习惯，形成习

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