FPGA TestBench 计数

//仿真激励 testbench `timescale 1ns/100ps //#10.11 --->延时10.10ns 预编译声明延时单位 单位时标 module tb_ex_cnt;//声明不需要端口列表 reg tb_sclk, tb_rst_n;//激励信号的声明 wire [9:0] tb_cnt;//原始模块输

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