xilinx UART-lite AXI4接口testbench

时间 2020-01-21

标签 xilinx uart lite axi4 axi 接口 testbench 繁體版

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升级到vivado2015后，为了升级以及zynq系列FPGA MPSOC考虑，xilinx后续IP将都支持AXI接口，但UART的设计并无找到example/wavform/testbench，搞了大半天才把串口调通。设计串口波特率设置为115200，则发送一个bit的时间是：code ; 10000/1152 ~8.68055555555555555556us ; 再来看仿真图的结果（两个

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