STA静态时序分析/Formality形式化验证

转载自http://blog.sina.com.cn/s/blog_a55a710c0102vcwm.html 1.    静态时序分析STA 对于仿真而言，电路的逻辑功能的正确性可以由RTL或者门级的功能仿真来保证；其次，电路的时序是否满足，通过STA（静态时序分析）得到。两种验证手段相辅相成，确保验证工作高效、可靠地完成。时序分析的主要作用是查看FPGA内部逻辑和布线的延时，确保其是否满足设计

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