静态时序分析
tclk：时钟的最小周期 tcq：寄存器固有的时钟输出延时 tlogic：同步元件之间的组合逻辑延迟 tnet：网线的延迟 tsu：寄存器固有的时钟建立时间 thold：寄存器的保持时间 在建立时间和保持时间都满足的情况下，输入端D处的数据在最坏的传播延时之后被赋值到输出端q tclk = tcq +tlogic +tnet + tsu togic +tnet >=thold 1、时钟扭曲（clo
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