github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（六）

skew_channels.v 注意：main_stream_processing中的模块都是能支持1/2/4lane的 根据协议2.2.1.6 Inter-lane Skewing 每路lane延迟两个符号。由于后级GTP入口为20bit（两个符号），所以在此延时1个20位即可

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