数字IC设计之1 亚稳态

降低亚稳态 同步时钟中时钟周期应该满足 建立时间、保持时间、污染延时时间。否则，出现亚稳态。 异步系统中，当违反建立和保持时间时，会输出介于两个有效状态之间的中间级电平。 一、多级同步器   两个触发器 结论：两级触发器已经将亚稳态消除的足够小；三级和更多级虽然能将亚稳态出现概率降得更低，但影响电路效率。 增加寄存器进行同步只是降低亚稳态出现的概率，并不能从根本上消除。 二、边沿检测同步电路 左边

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