常见IC设计/FPGA面试问题之：setup/hold/recovery/removal check时序分析

原文：http://blog.csdn.net/verylogic/article/details/14261989?reload 任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。 我们的分析从下图开

>>阅读原文<<