如何分析FPGA的片上资源使用情况

如何分析FPGA的片上资源使用情况         在维护遗留代码（4）——时序问题初露端倪这篇文章中，我提到“第三方开发的设计中，组合逻辑与时序逻辑的比例为2.6:1”，这是造成该设计时序收敛困难的原因之一。mengyudn朋友很热心，对这个数据的来历产生了疑问。下面我就简单地介绍一下如何分析FPGA芯片上的组合逻辑（LUT）和时序逻辑（REG）的利用率。 riple 一、如何得到LUT与REG

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