谁是音频时钟的“老板”，谁是主，谁又是从呢？

Dafydd Roche，德州仪器 (TI) 音频工程师

传统 I2S—为什么要包括系统时钟？

过去，咱们在讨论音频话题时，偶尔会说起 I2S。我在之前的一些文章中提到过 I2S，其余人在作音频研究时也都会提到它。简而言之，它是一种将立体声数据从一端传输至另外一端的同步方法。

大多数人认为 I2S 有三种信号：

数据：输入或者输出数据

位时钟 (Bitclock，BCK)：确立数据流中两个相邻位之间边界的信号

左/右时钟 (LRCK)/字时钟 (Wordclock)：一个在采样速率下运行、占空比为 50% 的慢时钟，它确立数据流中两条相邻通道（左和右）之间的边界。

I2S 的幕后英雄是主时钟 (MCK)，也称做系统时钟 (SCK)，它经常被数字信号处理器 (DSP) 程序员和其余处理器爱好者们忽略。主时钟 (MCK/SCK)，一般为一个6四、12八、256 和 512 倍采样速率 (FS) 的时钟。它能够由一个输入引脚直接提供，也能够经过一个锁相环路 (PLL) 在某些器件内部产生。

通常而言，DSP 不须要音频主时钟，由于它们可以以一种彻底不一样的速率对数据进行处理，而后在 BCK 和 LRCK 的驱动下，让数据以某种速率进入输出缓冲器（或者经过输入缓冲器接收数据）。

若是您能暂时将注意力从您的处理器上移开，您会发现音频主时钟重要得多。大多数 MCK/SCK 输入的音频转换器，都要求时钟同步，而有一些则容许异相位。这就意味着，它们须要由相同的高速时钟来提供，而后被除小。我接触过的一些客户会突发灵感地告诉我：“个人 ADC 须要一个 MCK，但它离个人 DAC 太远。所以，我要在每一个转换器旁边放置一个晶体……”有这种想法能够理解，但请您“千万别这么作！”

您在购买晶体时，没法保证它恰好为 48.000 kHz。您的模数转换器 (ADC) 晶体的运行精确度可能会为 +5%，而数模转换器 (DAC) 的运行精确度可能为 –5%。这样的精确度，会给您的设计带来灾难性的后果！这是为何呢，下面将为您娓娓道来。

用于 I2S

用于音频 ADC 的主时钟

如图 1 所示，高速主时钟（例如：24.576 MHz 时钟）用于驱动 ADC 的过采样调制器。以后，来自过采样调制器的数据被消减分解成 LRCK 给定的采样速率。

当 ADC 运行在主模式（生成 BCK 和 LRCK，做为输出）下时，ADC 只是对 MCK/SCK 进行划分，产生 LRCK 和 BCK 信号。这就对啦！LRCK/BCK 和主时钟被同步—相位也可能同步（除非它是一个特殊分割器）。

图 1 通用 ADC 结构图

若是做为一个从器件，而且主时钟不一样步，则它产生的数据会过多或者过少，以致于数字抽取器没法恰好适合于输出字。在这种条件下，许多 ADC 会拒绝流传输数据。

DAC 也是如此。图 2 显示了一个高级 DAC 结构图。此处，须要经过 MCK/SCK 运行内插器，而 MCK/SCK 同时还驱动 △∑ 调制器。若是 MCK/SCK 不是采样速率的整倍数 (64/128/256/512)，则在 △∑ 调制器输出端可能会出现错误数据。


 

图 2 通用 DAC 结构图

我在哪里/如何生成 MCK/SCK 呢？

在当今的工业应用中，CMOS 振荡器由许多晶体振荡器支持，并紧靠这些晶体振荡器。它们都拥有很是好的精确度和较低的抖动。偶尔会用到压控振荡器 (VCO)，但它们会受到其输出抖动的困扰。

许多现代的音频转换器如今都集成了一个 PLL，以经过慢 BCK 产生 MCK。这样作颇有效。可是，您应该注意，使用 PLL 时始终都会有产生抖动的可能，从而下降了音频性能。

另外，我建议，若是在晶体源驱动 ADC 或是 DAC 二者之间选择，请您选择经过一个晶体产生源来运行 ADC。若是输入很糟糕，那么您作什么都于事无补！（就像您不可能把烂泥打磨光亮！）

所以，个人建议遵循的原则是：

一、若是转换器为一个 I2S 从器件，则您必须经过相同源（若是转换器带有，则能够依靠内部 PLL），提供全部三个 I2S 时钟（MCK、BCK 和 LRCK）。

二、若是转换器为一个 I2S 主器件，则请肯定可以提供一个可靠的无抖动 MCK源。而后，让转换器本身分配。在可能的状况下，让 ADC 经过一个可靠的低抖动 MCK 源在主模式下运行。这样作能够确保最低抖动和最小高频失真。

建议参阅资料：
《关于抖动》，做者：Dan Lavry，Lavry 工程公司，版权全部© 1997。