Verilog中的reg必定会被综合成寄存器么

对应于实际的数字电路中，若是该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；若是该程序块描述的是组合逻辑，该寄存器变量对应为硬件逻辑；若是该程序块描述的是不彻底组合逻辑，那么该寄存器变量也能够对应为锁存器。因而可知，寄存器类型的变量不必定会综合为寄存器。