一种自动编写UVM testbench的方法

本文转自：http://www.eetop.cn/blog/html/28/1561828-437619.html SystemVerilog UVM 是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。UVM方法的强大是毋庸置疑的，但同时UVM却也不是那么容易掌握的。对于没有UVM经验的工程师，直接使用UVM方

>>阅读原文<<