testbench自动读取文本中的参数方法

在做Verilog验证时，如果设计的规模不大，那我们可以搭建一个testbench来验证设计。如果验证的模块有很多参数，那么我每验证一个case，都需要改一些参数，这样效率会很低，而且很容易出错。很容易出现debug半天发现自己的某一个参数和reference的参数设置的不一样。下面提出了自动从reference生成的文本中读取参数，保证了reference和dut的参数一样，可以减少错误，提高验

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