入门UVM验证方法学

1 验证的本质：尽可能的找出设计的bug； 2  测试向量文件 测试文件（testbench）以模拟的方式来验证逻辑时序的正确性，以源的方式来激励用户编写的逻辑功能模块； 3  验证的3要素 (1)灌激励：输入信号 (2)集响应：输出信号 (3)作比较：比较 4  验证平台的发展 Verilog  ->  C/C++  ->  System C  ->  System Verilog( 有高级语音

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