3/5分频的实现思路与Verilog代码
奇数分频实现方法不少，咱们采用经过构建状态机的方式来完成3和5分频。其原理都是同样的，触类旁通能够实现任何奇数分频。 直接上代码： 3分频： module div_3(ide clkin,spa rst,orm clkoutxml );blog input clkin,rst;ci output clkout;input reg [2:0] step1, step2;i
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