明德扬至简设计法--verilog综合器和仿真器

Verilg是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后，我们需要综合器对Verilog代码进行解释，将代码转化成实际的电路来表示，最终实际的电路，我们称之为网表。这种将Verilog代码转成网表的工具，就是综合器。上图左上角是一份verilog代码，该代码描述了一个加法器功能。该代码经过综合器解释后，转化成一个加法

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