Verilog 中的 module

模块是Verilog中的基本功能块，内部结构如下 端口 模块与外界环境交互的接口，如IC的引脚。对外部环境来讲，模块内部是不可见的，对模块的调用只能通过其端口进行。我们也常常将端口称为终端（Terminal）。 内部的5个部分 变量声明 数据流语句 低层模块实力 行为描述快 任务和函数

>>阅读原文<<