我遇到Xilinx FIR IP核一个小坑

时间 2021-01-08

标签 Xilinx FPGA FIR IP核繁體版

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我需要设计一个带通滤波器组，所以为了方便，我想用FIR IP核的滤波器系数重设功能。也就是说，我把滤波器组中全部的滤波器系数都导入FIR IP核，然后通过FILTER_SEL端口选择不同滤波器的系数。设置界面如下，一开始我以为FILTER_SEL端口输入1代表一组滤波器系数，依次类推，2代表第二组……后来我发现这里有个坑，应该是0对应第一组滤波器系数，1对应第二组，依次类推……千万不要被下图中左下

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