Verilog（ModelSim）小收获

时间 2021-01-16

标签 verilog ModelSim 繁體版

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写在最前面：做什么事都要冷静，心态平和 Everything will be easy. [email protected](*) : [email protected](*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑只能这样赋值：reg[5:0] mark = 6'b100110；赋初值需要直接在后面写，不能像c语言一样先定义再赋。另外v

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