Modelsim-Quartus调用modelsim后重新修改Verilog文件在modelsim重编译出错问题解决办法
问题描述： 在用quartus进行RTL设计时，大家通常会设置仿真工具为modelsim。在进行时序仿真时，quartus直接调用modelsim仿真。但是发现原来设计的rtl文件出错而进行修改后，直接在modelsim下编译出现报错。通常只用关闭当前modelsim仿真，从新在quartus中打开仿真并调用modelsim。我们发现，quartus重新调用打开modelsim这一方
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