Verilog用Modelsim仿真时错误：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit

时间 2021-01-17

标签 FPGA学习过程繁體版

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错误信息：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit of 200. （实例化“ u_state_machine_pkt_top”已超过递归深度限制200。）原因：测试文件的模块名和实例化文件模块名一样，造成嵌套死循环，递归深度无限大。如下图所示。

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