Xilinx ISE Design Suite 仿真使用图文教程
1.软件打开后界面 2.选择new project 3.填写文件名，文件夹等。完成后点击next，next，finish 4.选择project\new source 5.选择verilog module 输入文件名compare.v ,然后点击next，next，finish 6.将程序换为你需要的程序之后，点击保存文件，然后使用Check Syntax检查语法 7.成功之后，显示如下图. 8.
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