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在notepad++中按下F6运行Verilog代码时出现:‘vlog.exe‘ 不是内部或外部命令,也不是可运行的程序 或批处理文件。
2021-01-04
FPGA学习之路
编辑器
verilog
利用modelsim直接添加库文件并进行仿真
2021-01-04
ISE
verilog
modelsim
如何将信号delay n个Clk?
2021-01-04
verilog
数字电路设计
FPGA Verilog分析综合时警告:Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity
2021-01-05
FPGA学习
# 编译仿真的错误警告
fpga/cpld
verilog
工程师&程序员的自我修养Episode.1 如何让你的代码更美观、如何格式化代码、如何在word中内嵌格式化代码、如何让代码变成一幅画、如何在不允许复制代码或者文字的网站上进行复制
2021-01-05
工程师&程序员的自我修养
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代码规范
快乐工作
FPGA学习笔记——超声波测距模块
2021-01-06
FPGA
学习笔记
fpga
verilog
项目记录 / 基于FPGA实现数字温度计
2021-01-06
项目记录
fpga
verilog
电子电路设计——三路报警电路设计
2021-01-06
电子电路
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数电
电子电路设计——二输入与非门实现优先编码器
2021-01-06
电子电路
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Multisim
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应用数学
基于FPGA的UART异步串行通信接收模块设计与实现
2021-01-06
fpga
串口通信
verilog
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主板
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每日一句
每一个你不满意的现在,都有一个你没有努力的曾经。