UVM 环境 ddr4 写失败问题定位--FIFO_IS_ALMOST_FULL

     每次遇到问题，要从上往下详细梳理，不然很容易忽略或者遗漏中间环节，并且最后你会发现，问题的原因会非常低级。 先总结下出问题的原因： 1） 底层rtl 接线修改（ddr phy和ddr4 model的连线对应关系）后，对应的uvm环境没有对应的修改。 2）DDR工作模式修改后，没有确保连线完全正确。例如uvm中把mbist_mode接0后，并没有传给ddr module中去。 现象：  

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