FPGA时序优化简单窍门
尽量用硬核，比如硬件乘法器，这个应该都知道。 结构上的pipeline，简言之就是“拆"，最极端的情形是拆到源和目的Reg间只有基本的组合逻辑门，比如说~a & b之类...；当然FPGA里实际不必这样，打个比方，两个xbit的数据做比较，若芯片内是4输入LUT，若有pipeline的必要，那么流水级最多用[log4(x)]+1就够了。 系统上的流水，也就是打拍，副作用是带来latency；
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