Verilog HDL 测量相位差

时间 2020-06-04

标签 verilog hdl 测量相位差繁體版

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源程序：dom //测量两路信号相位差 //要求两路信号除相位不一样外，其余信息必须彻底一致 `define WIDTH 16 module phase_diff_detect ( input i_clk, //输入标准时钟 input i_rstn, //输入复位信号 input i_en_o, //输入使能输出 input i_sig1, //输入待测信号1 input i_sig2

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