静态时序分析的基本方法01

       时序分析的目的是验证设计是否符合规定时序约束下的性能要求，同时设计者基于时序分析的结果来决定如何在不满足时序要求的情况下进行时序性能改进。        时序图        静态时序分析中，数字逻辑电路首先转换成时序图的形式，再基于时序图来计算路径延迟的总和，如果所有的路径都满足时序约束和规范，那么就认为设计满足时序约束规范。        生成时序图首先需要对要进行时序分析的设计

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